[心得] 面試聯發科聯詠台積電- 精華區Tech | 台灣上市公司資訊
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作者xoxodiavel (xoxodiavel)
看板Tech_Job
標題[心得] 面試聯發科/聯詠/台積電
時間Sat Oct 26 04:15:37 2019
取之於科技版 回饋給科技版 筆者背景 116EE=>114EE master=>113EE PHD candidate 1.聯發科SOC digital designer 5G手機部門 流程 一面 考一小時類多益英文，不難 兩小時左右的面試 介紹各階段研究 包含大學競賽、專題 博士班期刊論文、專利等 後面就是白板題跟閒聊 主要聊一些電路設計概念、design flow等等 當下口頭offer，讓我回去思考，可安排二面 不過當時因為情況特殊 所以沒有馬上答應 本來是學長要替我內推竹北部門 但因為聯發科內部有先選鎖履歷的制度 所以竹北部門撈不到履歷 因此長官說讓我去外面繞一圈再考慮 最後等我所有面試都面完一個月後安排二面才確定 結果：offer get 2.聯發科竹北IP部門 這就是竹北本來要推薦的部門 流程跟第一分很像 但到現場才知道對方是要徵3-5年經驗的即戰力 因此閒聊後作罷 3.聯詠ihome digital designer/display 面板驅動 一開始進去拿了兩份試題 一份英文 一份專業 不得不說有要去面試的記得耳機可以調大小聲 雖然最後考得不錯但中間一度聽不清楚 考40分鐘英文40分鐘專業 專業總共10題 當下我只來得及寫7-8題 題目我還記得很清楚因為離開後我還重寫了一次寄給主管過目 1.bolck&non-block差異 基本不贅述 2.4-bit 10state grey counter 這個我當初寫了兩種解法 但都不是很完美 主管說可以了 但後來思考後覺得最好的做法是自己定格雷碼 反正符合規則頭尾相連就好 3.-1兩段程式碼合成後電路的比較 3.-2這兩種寫法的優缺點 4.用兩個FA兜出他要的function 5.給一電路求出CLK與頻率之比值 6.跨頻率以及相位介面訊號處理方法 7.如何解決Transition time過大所帶來的缺點 8.給兩dff做Setup time...
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